Sinteza procesoarelor specializate în baza rețelelor hardware Petri funcțional interpretate
Închide
Conţinutul numărului revistei
Articolul precedent
Articolul urmator
1018 4
Ultima descărcare din IBN:
2023-06-18 18:00
Căutarea după subiecte
similare conform CZU
004.3:519.7 (1)
Construcția calculatoarelor. Hardware (31)
Cibernetică matematică (94)
SM ISO690:2012
SUDACEVSCHI, Viorica, ABABII, Victor, GUŢULEAC, Emilian, PODUBNÎI, Marin. Sinteza procesoarelor specializate în baza rețelelor hardware Petri funcțional interpretate. In: Meridian Ingineresc, 2015, nr. 3(58), pp. 117-123. ISSN 1683-853X.
EXPORT metadate:
Google Scholar
Crossref
CERIF

DataCite
Dublin Core
Meridian Ingineresc
Numărul 3(58) / 2015 / ISSN 1683-853X

Sinteza procesoarelor specializate în baza rețelelor hardware Petri funcțional interpretate
CZU: 004.3:519.7

Pag. 117-123

Sudacevschi Viorica, Ababii Victor, Guţuleac Emilian, Podubnîi Marin
 
Universitatea Tehnică a Moldovei
 
 
Disponibil în IBN: 24 decembrie 2015


Rezumat

Prezenta lucrare include rezultatele cercetărilor privind dezvoltarea unei noi extensii de rețele Petri funcțional interpretate care asigură modelarea şi maparea directă în circuite FPGA a sistemelor de calcul complexe bazate pe semnale de control şi fluxuri de date concurente.

This paper presents the results of the research on the development of a new extension of functional interpreted Petri nets for modelling and direct mapping into FPGA of the complex computing systems containing concurrent control signals and data flows.

Ce document comprend les résultats de la recherche sur le développement de nouvelles extensions des réseaux de Petri fonctionnelle interprétés ce que permettent la modélisation et de mapper directement en circuits FPGA des systèmes informatiques basé sur des signaux de commande complexes et des flux de données concurrentes.

Данная работа содержит результаты исследований по разработке нового класса расширений функционально интерпретируемых сетей Петри, которые обеспечивают моделирование и автоматическую конфигурацию ПЛИС для сложных вычислительных систем содержащих конкурирующие сигналы управления и потоки данных.